TSMC

파운드리 해자: 공정과 패키징의 이중 독점

삼성이 같은 EUV 장비를 사도 못 따라잡는 이유. 미세공정 수율(90% vs 50%)과 CoWoS 패키징, 복제 불가능한 암묵지가 만드는 이중 독점.

마지막 업데이트: 2026-06-04

같은 EUV 장비를 사도 같은 칩이 안 나온다

반도체 제조에서 가장 비싼 장비는 EUV 노광기입니다. 빛으로 실리콘 위에 회로를 새기는 장비인데, 한 대 가격이 수천억 원에 이르고 네덜란드 ASML 한 곳이 사실상 독점 공급합니다. TSMC도, 삼성도, 인텔도 전부 같은 ASML에서 같은 장비를 사 옵니다.

그런데 같은 장비로 만든 칩의 수율이 한쪽은 90%, 다른 쪽은 50%입니다. 장비가 해자(moat)라면 이 격차는 설명되지 않습니다. 해자는 장비 너머에 있습니다.

여기서 잠깐, 이 글 전체를 관통할 비유 하나를 깔아두겠습니다. 똑같은 주방 설비를 들여놓은 두 식당을 상상해 보세요. 한 곳은 10접시 중 9접시를 손님상에 멀쩡히 내고, 다른 곳은 5접시밖에 못 냅니다. 오븐도 같고, 칼도 같고, 레시피북도 같습니다. 그런데 왜 다를까요. 답은 "주방장의 손맛"입니다. 불 조절, 간 보는 감각, 반죽이 이 느낌일 때 손을 멈추는 타이밍. 글로 적을 수 없는 그 무엇이죠. TSMC와 삼성의 격차도 정확히 이 구조입니다.

실제로도 그렇습니다. EUV 장비는 돈만 있으면 누구나 같은 걸 삽니다. 공정 레시피, 즉 "어떤 순서로 어떤 조건에서 웨이퍼를 처리하는가"도 상당 부분 업계에 공유되고 장비사·소재사를 통해 흘러 다닙니다. 그런데도 결과가 갈립니다.

수율은 양사가 공식 발표하지 않습니다. 위 수치는 TrendForce·Design&Reuse 등 복수 매체가 보도한 추정치입니다.

같은 3nm급 노드인데 양품률이 거의 두 배 차이입니다. 그래서 이 글의 관통 질문은 단순합니다. 삼성도 인텔도 돈은 있다. 같은 장비도 산다. 왜 TSMC를 못 따라잡는가?

이 글은 그 답을 세 겹의 해자로 풀어냅니다. 첫째는 돈으로 못 사는 수율 암묵지, 둘째는 IDM이라 못 바꾸는 비경쟁 신뢰, 셋째는 동시에 구축해야 하는 패키징 독점입니다. 주가나 적정가는 다루지 않습니다. "왜 기술적으로 못 따라잡히는가"만 끝까지 추적합니다. 파운드리·공정 노드·웨이퍼 같은 기초 개념이 낯설다면 아래 입문편을 먼저 보셔도 좋습니다.

🔬반도체 산업 완전 입문: 메모리, 로직, AI 반도체의 관계

파운드리가 무엇이고, 공정 노드·웨이퍼가 어떻게 작동하는지 기초부터 정리합니다

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개념적 시각화. 채움 = 양품, 점선 빈칸 = 불량. 수율 수치는 복수 매체 보도 추정치.

1. 수율의 비밀: 같은 노드, 두 배 차이 나는 양품률

삼성 SF3는 ~50%, TSMC N3는 ~90%. 이 격차는 운이 아니라 물리와 공정에서 옵니다. 이번 장에서는 그 격차를 만드는 네 가지 메커니즘을 하나씩 풀어봅니다. ① 결함 밀도, ② 공정 통합, ③ EUV 운용, ④ 학습 반복. 이 넷이 곱해져 40%p의 골을 만듭니다.

1.1 수율이란 무엇이고, 왜 칩 사업의 생사를 가르는가

먼저 수율이 무엇인지부터 짚고 가겠습니다. 같은 밀가루 한 포대로 빵을 굽는데, 한 제빵사는 9개를 멀쩡히 굽고 다른 제빵사는 5개만 성공한다고 해봅시다. 재료비는 똑같이 들었으니, 같은 빵을 만드는 데 후자는 재료를 거의 두 배 태워먹는 셈입니다.

웨이퍼 한 장은 노드별로 정해진 비용으로 투입됩니다. 그 위에서 양품이 90개 나오느냐 50개 나오느냐가, 곧 그 파운드리가 첨단 노드를 "사업으로" 굴릴 수 있느냐를 가릅니다. 수율이 낮으면 같은 칩을 만드는 데 더 많은 웨이퍼·장비·시간이 들어, 가격으로도 납기로도 경쟁이 안 됩니다.

수율 ~50%로는 첨단 노드에서 흑자 사업을 만들기 어렵습니다. 삼성 1세대 3nm이 대형 칩을 양산하지 못하고 소형 칩에만 쓰인 것이 그 단면입니다(1.2에서 상술). 정밀한 원가·마진 수치는 이 글의 범위가 아닙니다. 여기서는 "수율이 사업의 생사를 가른다"는 구조만 보겠습니다.

1.2 메커니즘 ①: 결함 밀도, 칩이 클수록 진짜 실력이 드러난다

수율의 물리적 핵심은 결함 밀도(defect density), 즉 웨이퍼 단위 면적당 박히는 무작위 결함의 개수입니다. 웨이퍼 위에는 먼지·이물·결정 결함이 무작위로 박힙니다. 여기서 중요한 직관이 하나 있습니다. 칩 면적이 커지면 "결함을 하나도 안 밟을 확률"이 기하급수적으로 떨어진다는 것입니다.

같은 결함 밀도라도 칩이 커지면, 칩 하나에 결함이 최소 한 개 들어갈 확률이 급증합니다. 100mm² 칩과 800mm² 칩은 같은 공정이어도 수율이 전혀 다릅니다. 한 입 크기 쿠키는 누구나 굽지만, 지름 1미터 케이크를 흠 없이 구우려면 차원이 다른 공정 청결도가 필요한 것과 같습니다. 이것이

에서 다룬 "수율 절벽"과 같은 물리입니다.

개념적 시각화. 빨강 = 결함을 밟은 불량 칩. 같은 결함 개수라도 칩이 클수록 수율이 무너진다.

그래서 작은 칩은 그럭저럭 만들어도 큰 칩에서 무너집니다. 삼성 1세대 SF3E가 대형 AP·GPU를 못 만들고 소형 암호화폐 채굴 칩에만 쓰인 것이 결정적 증거입니다. 1세대 3nm이 대면적 칩을 양품으로 못 뽑았다는 사실은, 결함 밀도가 대형 칩의 임계치를 넘지 못했다는 직접적 신호입니다 (WCCFtech). 보도에 따르면 ESD(정전기 방전)가 웨이퍼 결함의 한 원인으로 지목됐고, 삼성이 미국 Silicon Frontline과 협력해 ESD 대책을 도입한 정황이 전해졌습니다. 단, 이는 단일 매체의 보도이므로 "보도된 추정 원인"으로 받아두는 것이 정확합니다.

반대 증거가 TSMC입니다. TSMC N3는 NVIDIA·AMD의 800mm²급 대면적 AI 칩을 양품으로 안정 생산합니다. 가장 가혹한 대형 칩에서 수율이 나온다는 것 자체가, 결함 밀도 관리의 깊이를 증명합니다.

1.3 메커니즘 ②: 공정 통합, 신구조와 신노드를 동시에 바꾸지 마라

수율은 "한 번에 바꾸는 변수의 수"에도 좌우됩니다. 여기서 삼성과 TSMC의 길이 결정적으로 갈렸습니다. 삼성은 3nm에서 세계 최초로 GAA(Gate-All-Around, 게이트가 채널을 사방에서 감싸는 트랜지스터 구조)를 적용했습니다. TSMC는 3nm까지 검증된 FinFET을 유지하고, GAA는 2nm에서야 도입했습니다.

FinFET과 GAA의 제조 난이도 차이를 비유로 보면 이렇습니다. FinFET은 게이트가 채널을 3면에서 감싸고, GAA 나노시트는 4면 전체를 감쌉니다. 김밥을 김으로 3면만 싸기(FinFET)와 사방을 완전히 두르기(GAA)의 차이입니다. 사방을 빈틈없이 두르는 쪽이 속(전류)은 더 잘 잡아주지만, 만들기는 훨씬 어렵습니다. 나노시트를 층층이 쌓고 그 사이를 정밀하게 채우는 공정이 차원이 다르게 까다롭기 때문입니다 (Tom's Hardware IEDM 2024).

여기에 공학적 핵심이 있습니다. 새 노드(미세화)와 새 구조(GAA)를 동시에 바꾸면, 수율이 안 나올 때 그게 노드 탓인지 구조 탓인지 가려내기 어렵습니다. 디버깅 공간이 폭발합니다. 새 오븐을 들이면서 한 번도 안 써본 새 반죽법까지 동시에 바꾸면, 실패해도 오븐 탓인지 반죽 탓인지 모르는 것과 같습니다. TSMC는 오븐(노드)을 먼저 길들이고 반죽법(GAA)은 다음에 바꿨습니다.

개념적 시각화. 삼성은 3nm에서 신노드와 GAA 신구조를 동시에, TSMC는 변수를 단계로 나눠 전환.

삼성은 2022년 SF3E로 "세계 최초 GAA" 타이틀을 얻었지만, 검증 안 된 구조의 수율 리스크를 통째로 떠안았습니다. 약 3년간 50%대에 머문 배경입니다.

그리고 이 "변수를 하나씩"의 연장선에 세 번째 메커니즘이 있습니다. 바로 EUV 운용입니다. 같은 ASML EUV 노광기라도 실제 양산에서 끌어내는 성능은 운용 노하우에 따라 갈립니다. EUV는 13.5nm 극자외선으로 회로를 새기는 극도로 예민한 장비라, 광원 출력이 흔들리거나 마스크에 미세 오염이 생기면 곧장 패턴 결함으로 이어집니다. "같은 장비"가 "같은 품질"을 보장하지 않습니다. 노광 조건을 어떻게 잡을지, 장비 다운타임을 어떻게 줄일지는 수년간의 양산 데이터로만 최적화됩니다. 같은 가마를 써도 30년 도공은 불의 미세한 색만 보고 꺼낼 때를 압니다. 가마는 살 수 있어도 그 감각은 못 삽니다. TSMC는 EUV를 가장 먼저, 가장 많은 물량으로 양산에 투입해 온 파운드리입니다.

1.4 메커니즘 ④: 학습 반복, 수율의 악순환 vs 선순환

마지막 메커니즘은 가장 중요합니다. 수율은 양산을 반복하며 결함 데이터를 쌓아야 오릅니다. 같은 공정을 많이 돌릴수록 결함 사례가 쌓이고, 원인을 빨리 잡습니다. 물량 자체가 자산입니다.

그런데 여기서 무서운 일이 벌어집니다. 수율이 낮으면 고객이 떠나고, 고객이 떠나면 양산 물량이 줄고, 물량이 줄면 학습할 데이터가 없어집니다. 그러면 수율이 또 정체되고, 다시 고객이 떠납니다. 삼성은 이 악순환에, TSMC는 선순환에 들어가 있습니다.

개념적 시각화. 삼성은 수율 하락이 고객·물량·데이터 감소로 이어지는 폐곡선, TSMC는 그 반대 방향.

삼성의 악순환은 이렇게 돌았습니다. SF3 수율 ~50%로 인해 Google·Qualcomm·MediaTek 같은 고객이 TSMC로 이탈했고, 양산 물량이 줄자 결함 데이터가 부족해졌으며, 수율이 정체되자 다시 고객이 떠났습니다. 약 3년간 50%대에 고착된 메커니즘입니다 (TrendForce). TSMC는 정반대입니다. 높은 수율이 대형 고객을 전원 집중시키고, 압도적 양산 물량이 결함 데이터를 폭증시키며, 수율이 더 개선되어 고객이 더 집중됩니다. 손님이 줄 서는 맛집은 매일 수백 그릇을 만들며 손맛이 늘고, 손님 없는 식당은 연습할 기회조차 없어 더 뒤처지는 것과 같습니다.

2. 암묵지: 설비는 옮겨도 노하우는 못 옮긴다

수율 격차의 네 메커니즘은 모두 한 곳으로 수렴합니다. 수천 개 공정 스텝에 분산된, 문서화되지 않은 암묵지입니다. 이번 장에서는 암묵지가 어떻게 쌓이고 왜 옮길 수 없는지를 봅니다. 가장 강력한 증거는 경쟁사가 아니라 TSMC 자신의 애리조나 팹입니다.

2.1 암묵지란 무엇이고, 어떻게 축적되는가

요리로 비유하면 명확합니다. 레시피북의 "지정 조건에서 처리"는 명시지입니다. "반죽이 이 느낌일 때 손을 멈춘다"는 암묵지입니다. 반도체 공정도 똑같습니다. 공개된 부분은 명시지이고, 승패를 가르는 부분은 암묵지입니다.

그럼 암묵지는 어떻게 쌓일까요. 수천 개 공정 스텝마다 무수한 결함 사례가 발생합니다. 그 사례를 분석하고, 대응책을 찾고, 다음 로트(생산 단위)에 반영하는 과정이 수년·수만 번 반복됩니다. 그러면서 대응 노하우가 엔지니어 개인과 팀의 표준 작업·암묵적 판단으로 축적됩니다. 1장에서 본 "학습 반복"이 곧 암묵지의 생산 라인인 셈입니다 (Medium).

여기서 중요한 점은, 어느 한 엔지니어도 전체를 알지 못한다는 것입니다. TSMC의 공정 지식은 단일 문서가 아니라 수천 개 스텝, 장비 설정, 결함 관리 절차에 흩어져 있습니다. 지식이 조직 전체에 분산되어 있다는 것 자체가 복제를 어렵게 합니다. 그래서 이런 명제가 나옵니다. 제도적 지식은 살 수 없다(Institutional knowledge cannot be purchased). 경험 곡선은 공장과 달리 살 수 없다(Experience curves, unlike factories, cannot be bought).

2.2 왜 문서·장비 이전으로 복제되지 않는가: 애리조나의 결정적 증거

암묵지 복제 불가의 가장 강력한 증거는 경쟁사가 아니라 TSMC 자신입니다. 애리조나 팹은 대만과 똑같은 장비, 똑같은 공정 레시피, 같은 TSMC 회사입니다. 그런데도 완제품 웨이퍼 원가가 대만 대비 30~50% 더 비싸고 수율 상승이 더딥니다 (Medium). 명시지(장비·레시피)는 100% 옮겼는데 결과가 다른 것입니다.

TSMC는 이를 스스로 인정한 셈입니다. 숙련된 대만 엔지니어 수백 명을 애리조나로 직접 파견했기 때문입니다. "노하우는 문서가 아니라 사람에 실려 있다"는 것을, 다른 누구도 아닌 TSMC가 행동으로 증명했습니다. 안 옮겨진 것은 두 가지입니다. ① 수십 년 현장 엔지니어의 직관, ② 신주 골목 전체의 공급·인력 생태계(2.3). 명시지인 장비·레시피는 옮겨도, 암묵지인 손맛과 골목은 옮길 수 없습니다.

개념적 시각화. 원가 100은 대만 기준 상대값. +30~50%는 복수 분석 매체 인용(TSMC 미공식).

인력 의존은 문화 충돌로도 드러났습니다. 미국 직원은 "오후 5시 퇴근"인데 대만 엔지니어는 장시간 근무와 야간 로테이션 문화에 익숙합니다. 만다린 회의에서 배제된다는 불만도 나왔습니다. 결국 5nm 팹 가동이 2024년에서 2025년으로 지연됐습니다 (EE Times, Rest of World). 이 마찰 자체가 "사람에 실린 노하우"의 이전이 얼마나 어려운지를 보여줍니다. TSMC조차 자기 자신을 미국으로 100% 복제하지 못합니다. 회사도 다르고 인력 풀도 다른 삼성·인텔이 외부에서 따라잡기는 구조적으로 더 어렵습니다.

2.3 암묵지의 토양: 신주 과학단지 클러스터

암묵지는 개인의 머릿속에만 있는 게 아닙니다. 신주 과학단지라는 40년 된 클러스터 전체에 분산되어 있습니다. 신주 과학단지는 1980년 설립되어 40년간 세계 최대 반도체 제조 클러스터로 성장했습니다. TSMC 주력 팹에 더해 공급사·장비사·소재사·연구기관이 한 동네에 밀집해 있습니다 (CSIS).

이 밀집이 만드는 효과가 큽니다. 부품·서비스 업체가 길 건너에 있어 팹 다운타임을 최소화하고, 핵심 인력이 기업 간을 유동하며 노하우가 자연스럽게 순환합니다. 한 회사의 자산이 아니라 동네 전체의 자산입니다. 여기에 대학-산업 파이프라인이 더해집니다. NTU·NTHU·NCTU·NCKU 4개 대학 컨소시엄이 반도체 석·박사 4,800명을 양성하고 (TSMC ESG), TSMC는 연간 약 9,000명을 채용하는 반면 국립대 공학 졸업생은 약 6,000명입니다 (Taipei Times). 인재가 구조적으로 빨려 들어가는 깔때기입니다. "박사를 보병으로 배치한다"는 표현처럼, 고학력 인재를 현장에 밀착 배치하는 실행 문화가 고수율의 인적 기반입니다 (EE Times).

결국 30년 된 노포 골목 전체가 경쟁력입니다. 재료상·단골·주방 보조까지 한 동네에 있어야 손맛이 유지됩니다. 골목을 통째로 미국에 옮길 수는 없습니다.

3. 고객 비경쟁 신뢰: "We never compete with our customers"

TSMC는 1987년 창업 때부터 단 하나의 약속을 지켰습니다. "우리는 고객과 경쟁하지 않는다." TSMC는 자기 브랜드 칩을 설계·판매하지 않는 순수 파운드리(pure-play foundry)입니다. 반면 삼성은 갤럭시·Exynos를, 인텔은 자사 CPU·GPU를 만들면서 파운드리도 합니다. 이 차이가 왜 별개의 해자가 되는지를 이번 장에서 봅니다.

3.1 순수 파운드리라는 발명: 모델의 역사적 기원

모리스 창은 1987년 TSMC를 세우며 "자기 칩을 안 만들고 고객 칩만 만드는" 비즈니스 모델을 발명했습니다. 당시 인텔·삼성·TI는 모두 자기 칩을 설계·제조·판매하는 IDM(종합반도체기업)이었습니다.

이 발명에는 배경이 있습니다. 모리스 창은 TI 시절, 칩 설계자들이 창업하고 싶어도 제조 설비 비용이 너무 높아 독립하지 못하는 것을 관찰했습니다. "설계는 있지만 공장이 없는 회사(fabless)"를 위한 위탁 제조 전담 회사를 구상한 것이 파운드리 모델의 출발입니다 (IEEE Spectrum).

여기서 "경쟁 안 함"이 왜 핵심이었을까요. fabless 고객이 안심하고 설계를 맡기려면, 제조사가 자기 칩으로 그 고객과 경쟁하지 않는다는 보장이 필요합니다. 순수 파운드리는 이 신뢰를 사업 구조 자체로 못박았습니다. IDM이 "정보 차단벽을 세우겠다"고 약속하는 것과는 차원이 다른 구조적 보장입니다 (SemiWiki). "We will never compete with our customers"는 구호에 그치지 않고, TSMC의 ICIC 4대 핵심 가치(정직·헌신·혁신·고객 신뢰)에 "고객 신뢰(Customer Trust)"로 박혀 있습니다 (TSMC Values).

흥미로운 건 이 신뢰 모델이 1장의 선순환을 처음 돌린 바퀴라는 점입니다. 닭이 먼저냐 달걀이 먼저냐의 출발점은 모리스 창의 발명 그 자체였습니다. 순수 파운드리라는 "고객과 경쟁하지 않는" 모델이 fabless 설계사들에게 안심하고 맡길 곳을 처음으로 만들어줬고, 그렇게 모인 초기 고객의 첫 물량이 1.4에서 본 학습 선순환의 첫 바퀴를 돌렸습니다. 신뢰 모델이 물량을 부르고, 물량이 수율을 키운 셈입니다.

3.2 IDM과의 구조적 차이: 왜 애플·NVIDIA가 삼성을 꺼리는가

삼성전자는 파운드리(위탁 제조)와 완제품(갤럭시·Exynos·메모리)을 한 회사에서 영위하는 IDM입니다. 파운드리 고객 입장에서 삼성은 잠재적 경쟁자입니다. 인텔도 마찬가지입니다. 자사 CPU와 Arc GPU를 만들기 때문에, GPU 설계사인 NVIDIA가 인텔 파운드리를 쓰면 자기 핵심 설계를 GPU 경쟁 사업부를 가진 회사에 맡기는 셈입니다.

핵심은 이것입니다. IDM의 "정보 차단벽(Chinese Wall)"은 약속이지만, 순수 파운드리의 비경쟁은 구조입니다. 약속은 깨질 수 있고 구조는 깨질 수 없습니다. 최고 기밀인 첨단 칩 설계일수록 고객은 구조적 보장을 택합니다. 실제 선택이 이를 증명합니다. 📈삼성전자삼성전자에 초기 A칩을 맡겼던 애플은 TSMC로 완전히 이전했고, 현재 최신 칩을 TSMC 최첨단 노드로 생산합니다 (MacRumors). NVIDIA도 핵심 AI GPU를 TSMC에서 만듭니다. 최고 고객일수록 비경쟁 구조를 가진 TSMC로 수렴합니다.

정리하면 "미세공정 수율(1·2장) × 비경쟁 신뢰(3장)"는 곱셈입니다. 삼성이 수율을 따라잡아도, IDM이라는 구조가 바뀌지 않는 한 신뢰의 벽은 남습니다.

3.3 신뢰를 떠받치는 실무: IP 보호 문화

TSMC의 신뢰는 구호가 아니라 실무로 뒷받침됩니다. 방문객이 들어오면 휴대폰을 맡기고, 노트북 카메라에는 테이프를 붙입니다. 게스트용 Wi-Fi도 없고, 외부 창이 없는 회의실에서 미팅을 합니다. 고객이 직접 체감하는 이 풍경 자체가 "여기서는 정보가 안 샌다"는 가장 강력한 메시지입니다 (Tangibly).

눈에 보이는 통제만이 아닙니다. TSMC는 고객 기밀정보 보호 지침(PIP)을 공식 문서로 만들어 지속적으로 점검·개선합니다 (TSMC ESG). 2024년 2월 기준 TSMC 팹 10개가 국제 보안 최고 등급 인증(EAL6, 독일 BSI 평가)을 받았습니다. 비경쟁 "구조"에 더해 비유출 "실무"까지 갖춰, 신뢰를 이중으로 못박은 것입니다. 📈000660SK하이닉스 같은 한국 메모리·파운드리 진영과의 구조적 대비점이기도 합니다.

4. 두 번째 독점: CoWoS 패키징

AI 칩은 미세공정만으로 완성되지 않습니다. GPU 다이와 여러 개의 HBM 메모리를 하나의 패키지로 묶는 첨단 패키징이 필요합니다. TSMC의 CoWoS가 이 시장을 사실상 독점합니다. NVIDIA Blackwell·Rubin, AMD MI300이 전부 CoWoS로 묶입니다. 미세공정 독점(1·2장)에 패키징 독점이 더해지면, AI 칩은 "공정도 TSMC, 조립도 TSMC"가 됩니다. 이 패키징 독점이 AI 칩 공급망 전체에서 어떤 위치를 차지하는지는 별도 분석에서 더 깊이 다룹니다.

🔬TSMC와 AI 공급망: 누가 이기든 TSMC가 만든다

엔비디아·AMD·하이퍼스케일러 자체칩이 전부 TSMC의 N3/N2와 CoWoS로 수렴하는 구조를 분석합니다

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4.1 왜 패키징이 별도의 관문인가

핵심에는 레티클 한계가 있습니다. 도장 하나로 한 번에 찍을 수 있는 면적이 정해져 있어서, 그보다 큰 그림은 여러 번 나눠 찍고 이어 붙여야 합니다. 반도체도 노광 장비가 한 번에 새길 수 있는 칩 크기에 상한(레티클 한계)이 있어, 그보다 큰 AI 칩은 여러 조각으로 나눠 만든 뒤 다시 합쳐야 합니다. 또 GPU 옆에 HBM 메모리를 초고속으로 붙여야 합니다. 이 "합치기"가 첨단 패키징이고, 미세공정과는 완전히 다른 기술 영역입니다.

비유하면, 최고급 식재료(미세공정 칩)를 구해도 코스 요리로 합 맞춰 담아내는 플레이팅(패키징)이 따로 필요한 것과 같습니다. 재료를 잘 만드는 능력과 합을 맞추는 능력은 다른 기술입니다. 실제로 AI 가속기는 GPU 다이와 다수의 HBM 스택을 하나의 인터포저 위에 초고밀도로 연결해야 합니다. 이것이 CoWoS(Chip-on-Wafer-on-Substrate)입니다. 미세공정이 "칩을 작게 만드는" 기술이라면, 패키징은 "작은 칩들을 초고속으로 합치는" 기술입니다.

4.2 CoWoS의 기술적 실체: 세 갈래와 진화

CoWoS는 GPU 다이와 HBM을 실리콘 인터포저(여러 칩을 한 판 위에 얹고 칩끼리 초고속 배선으로 연결해주는 받침 기판) 위에 얹어 초고밀도로 배선하는 기술입니다. GPU와 HBM이 이 받침 위에 나란히 올라가, 메인보드를 거치지 않고 칩끼리 직접 초고속으로 대화합니다. 용도에 따라 세 갈래로 나뉩니다.

출처: 7evenguy, Tom's Hardware

여기에 SoIC라는 3D 적층 기술까지 더해집니다. 범프 없이 구리-구리(Cu-Cu) 직접 본딩으로 칩을 수직으로 쌓는 기술인데, 2029년 4.5μm 피치를 목표로 진화 중이며 AMD V-Cache·MI300, NVIDIA Rubin에 적용됩니다. 즉 TSMC는 CoWoS(2.5D, 옆으로 합치기)와 SoIC(3D, 위로 쌓기)를 같은 회사가 함께 제공합니다. AI 칩 설계자는 두 축의 패키징을 한 곳에서 통합 최적화할 수 있습니다.

개념적 시각화. 인터포저 위에 GPU와 HBM을 나란히 올리고(CoWoS), SoIC는 칩을 수직으로 쌓는다.

이 패키징이 AI 칩의 진짜 병목입니다. CoWoS 용량은 2023년 월 약 13,000장에서 2026년 말 약 130,000장으로 약 10배 확대 중입니다. 그럼에도 2026년까지 전량 예약(SOLD OUT) 상태입니다. AI 칩 공급의 진짜 병목이 미세공정이 아니라 이 패키징 용량에 있다는 뜻입니다.

2026년까지 CoWoS 용량 전량 예약 완료(SOLD OUT). 출처: TrendForce, TrendForce 완판

4.3 이중 독점의 결합 효과

미세공정 독점(N3/N2)과 패키징 독점(CoWoS)이 같은 회사 안에 있다는 게 핵심입니다. NVIDIA는 GPU 다이도 TSMC에서 뽑고, 그걸 CoWoS로 묶는 것도 TSMC에 맡깁니다. 미세공정에서 패키징까지 한 회사 안에서 연결되면, 다이 설계 단계부터 패키징을 고려한 공동 설계(co-design)로 성능·수율·발열을 함께 최적화할 수 있습니다. 공정과 패키징이 분리된 진영은 이 통합 최적화에서 불리합니다.

그래서 추격 난이도가 곱셈으로 커집니다. 삼성이 미세공정 수율을 따라잡아도, CoWoS·SoIC급 패키징 생태계와 용량을 별도로 구축해야 합니다. 두 관문을 동시에 통과해야 하므로, 한 축만 좁혀서는 AI 칩 고객을 가져올 수 없습니다.

5. 추격자들의 무덤: 기술은 쫓아오는데 격차는 안 좁혀진다

삼성과 인텔은 자본도 기술 인력도 부족하지 않습니다. 인텔 18A는 진일보한 기술을 탑재했고, 삼성 SF2는 2nm 수율을 끌어올렸습니다. 그런데 첨단 노드의 핵심 지표에서 TSMC와의 거리가 좀처럼 좁혀지지 않습니다. 기술 사양은 따라와도, 1~4장의 삼중 해자를 동시에 넘지 못하기 때문입니다.

5.1 시장 구도: 첨단 노드는 사실상 TSMC 단독

먼저 숫자로 구도를 보겠습니다. 2025 회계연도 파운드리 점유율은 TSMC 69.9%, 삼성 7.2%로 격차가 62.7%p입니다. 추세도 TSMC가 2023년 약 59% → 2024년 약 64%(연간 추정) → 2025년 69.9%로 확대됐습니다. 2025년 69.9%는 TrendForce 집계치이고, 2023~2024 수치는 연간 추정 기준 방향성입니다 (TrendForce).

더 중요한 건 첨단 노드입니다. 7nm 이하가 TSMC 매출의 74%를 차지하고(2025 FY), 3nm 이하로 좁히면 대형 고객이 TSMC로 수렴하며 사실상 단독 공급 구도입니다. "돈을 더 쓰면 따라잡힌다"는 가설은 지난 몇 년간 반증됐습니다. 격차는 좁혀지지 않고 오히려 벌어졌습니다.

5.2 인텔 18A: 기술은 진일보, 그러나 외부 상업 고객의 벽

인텔 18A는 RibbonFET(인텔식 GAA)과 PowerVia(백사이드 전력 공급)를 탑재한 기술적 야심작입니다. 신호 배선과 전력 배선을 분리해 라우팅 혼잡과 전압 강하를 줄이는 기술인데, Panther Lake가 18A로 양산되며 기술 자체는 증명됐습니다 (Introl CES 2026).

주목할 점은, 백사이드 전력 공급은 TSMC가 차세대 A16에서야 도입하는 기술이라는 것입니다. 트랜지스터·전력 공급 기술 자체에서는 인텔이 일부 앞섰다고 볼 여지가 있습니다. 즉 인텔의 문제는 "기술 사양"이 아닙니다. 문제는 외부 상업 고객입니다. 18A의 외부 양산 계약은 Microsoft Maia 3(보도상 final)가 대표적인데, 이는 Microsoft가 자사 Azure에서 쓰는 칩이고 "고객 쇄도는 없었다"는 평가가 따라붙습니다. 인텔은 차세대 14A에 대해 "주요 외부 고객 1곳 확보 없이는 진행 불가"라고 스스로 못박기도 했습니다 (ITdaily).

기술이 좋은데 왜 고객이 안 몰릴까요. ① 비경쟁 신뢰: 인텔은 자사 CPU·GPU를 만드는 IDM이라, GPU·AP 설계사가 핵심 설계를 맡기기를 꺼립니다(3장). ② 수율·물량 학습: 외부 고객이 적으면 다양한 설계의 양산 데이터가 안 쌓여 수율 성숙이 더딥니다(1장). ③ 패키징 생태계: AI 칩 고객이 요구하는 CoWoS급 통합 패키징 폭이 부족합니다(4장). 기술 한 축이 좋아도 삼중 해자를 동시에 넘지 못하는 것입니다. 트랜지스터 한 기술이 앞서는 것과, 수백 고객의 제각기 다른 설계를 안정적으로 대량 양산하는 것은 다른 차원의 문제입니다. 좋은 노드 하나가 곧 좋은 파운드리는 아닙니다.

5.3 삼성 SF2: 수율은 올라왔지만, 추격의 모순

삼성 SF2(2nm)는 3nm의 교훈을 일부 반영해 GAA 수율을 끌어올렸습니다. 2025년 1분기 약 30%에서 하반기 양산 약 50%대로, 2026년 초 약 50%에 안착했고, 개선판 SF2P는 더 높은 수율로 보고됩니다 (TrendForce). 자체 Exynos 2600을 갤럭시에 탑재하며 양산을 안정화하고, 외부 대형 고객도 확보했습니다. 3nm의 정체를 딛고 올라오는 흐름은 분명합니다.

그러나 거리는 남습니다. TSMC 2nm는 약 80%대 목표로 진입하는 반면, 삼성은 약 50%대에서 출발합니다. 절대 수율 격차가 여전합니다. 게다가 자체 칩 탑재는 양날의 검입니다. 학습 물량 측면에서는 도움이 되지만, "IDM이 자기 칩을 만든다"는 사실 자체가 외부 파운드리 고객에게는 3장의 비경쟁 신뢰 우려를 환기시킵니다. 미국 Taylor 팹은 수율 문제로 가동 시점이 뒤로 밀렸습니다 (Tom's Hardware). 첨단 노드의 수율 성숙이 해외 확장 일정까지 좌우한다는 1장 악순환의 연장선입니다.

세 추격자를 한 표로 비교하면 구도가 선명해집니다.

이 차이를 더 깊이 보고 싶다면 삼성 파운드리 전용 분석을 참고하세요.

🔬삼성 파운드리: TSMC를 추격할 수 있는가

SF2 수율·고객 구조·추격 한계를 심층 분석합니다

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결론: 해자는 강하다. 위협은 경쟁이 아니라 지정학이다

TSMC의 해자는 세 겹입니다. 돈으로 못 사는 수율 암묵지(1·2장), IDM이라 못 바꾸는 비경쟁 신뢰(3장), 동시에 구축해야 하는 패키징 독점(4장). 이 삼중 해자가, 기술과 자본을 갖춘 삼성·인텔의 추격을 무덤으로 보냈습니다(5장).

세 축은 곱셈 구조입니다. 수율 암묵지 × 비경쟁 신뢰 × 패키징 독점. 한 축만 좁혀서는 무너지지 않습니다. 추격자들은 기술 사양은 쫓아오지만 세 축을 동시에는 못 넘고, 그래서 격차는 유지·확대됩니다.

그렇다면 이 해자를 무너뜨릴 수 있는 건 무엇일까요. 더 이상 경쟁자가 아닙니다. 제조 용량의 약 90%가 대만이라는 단 하나의 섬에 모여 있다는 사실, 그 지정학적 집중이 유일한 진짜 위협입니다. 해자가 강할수록, 위협은 안이 아니라 밖에서 옵니다.

🔬TSMC 지정학: 실리콘 방패인가, 표적인가

제조 약 90%가 대만에 집중. 견고한 해자를 무너뜨릴 유일한 변수를 정면으로 다룹니다

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